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合适数据转换器选择：JESD204B与LVDS技术对比分析
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2017-11-15
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根据最新JESD204B标准构建的转换器非常适合新型高速FPGA。在采用这些器件进行设计时，应考虑I/O注意事项。
随着数据转换器架构和FPGA不断采用更高级更小型化几何体，系统设计人员面临着新的数据接口挑战。更小工艺几何体支持更高带宽转换器在不断提高的分辨率及速度下运行，其可实现更高的数据吞吐量。而且，它们还可提供更高的串行/解串（串行解串器）速率，以适应在以前较大几何体上无法实现的带宽占用。更小的工艺几何体也可实现将更多的数据转换器集成在单个器件中。这些数据转换器的接口解决方案不仅需要支持高数据速率，而且还必须与复杂FPGA器件兼容，并保证I/O数。
JESD204B接口是一个串行解串器链路规范，允许12.5Gbps的最大数据速率传输。使用高级工艺（例如65nm或更小）的转换器支持该最大数据速率，还可提高电源效率。系统设计人员可充分利用该技术相对于低压差分信号（LVDS）DDR的优点。
几个开放市场FPGA可为串行收发器提供12.5Gbps乃至更高的数据速率，其中包括赛灵思Virtex-7与Kintex-7系列。尽管FPGA具备这种功能有一定时间了，但转换器现在才能达到这种性能。该技术可允许多个转换器的同步，比如常用的转换器内部多个通道同步，能够在单个FPGA器件中实现。
为不同应用提供不同选择
对于数据转换器的高速串行传输，不同的应用有不同的选择。十多年来，数据转换器制造商一直选择LVDS作为主要差分信号技术。尽管有些LVDS应用可使用更高的数据速率，但目前该市场上的转换器厂商可提供的最大LVDS数据速率仍然为0.8至1 Gbps.LVDS技术一直难以满足转换器的带宽要求。LVDS受TIA/EIA 644A规范控制，这是一项LVDS核心制造商的行业标准。该规范可作为设计人员的最佳实践指南，提高不同厂商的LVDS发送器及接收器兼容性。同样，没有完全遵守LVDS规范的设计人员构建的产品将不符合规范，并会因兼容性问题在市场上遇到更大的挑战。
像LVDS一样，JESD204B归属Jedec标准组织，其可针对不同制造商之间的互操作性提供电气及物理需求指导。JESD204B的最大数据速率定义为12.5 Gbps，可实现比实际LVDS吞吐量高出10倍以上的优势。该性能不仅可为数据转换器系统降低I/O需求及封装尺寸，而且还可通过降低静态功耗显着节省系统成本。
JESD204B规范支持AC耦合，可实现与使用不同供电级的不同技术节点的兼容。例如，28nm及更小的FPGA处理节点是典型的前沿制造工艺技术。转换器晶体管节点由于需要自定义模拟设计，一般会落后于业界最佳FPGA几代。相反，LVDS通常采用DC耦合策略，其会提高转换器与更低功耗电源FPGA的连接难度。共模电压的不匹配度越大，静态电流消耗就越高，不会受数据速率影响。为此，JESD204B现已成为高分辨率及高速数据转换器制造商极具诱惑力的差分信号技术。除了电气规范以外，JESD204B还具有针对三种物理层的相关眼图性能要求。性能指标包括定义的眼图和总体抖动预算。光互联网络论坛（OIF）具有成熟的物理层（PHY）规范和眼图标准，JESD204B接口可利用其实现相同的串行数据速率。JESD204B链路可使用OIF低电压11 Gbit短距离规范（LV-OIF-11G-SR）允许的总体抖动最大值，即单位间隔（UI）的30%.图1是12.5 Gbps下原始JESD204B眼图及模板的示图。模板可在水平轴及垂直轴上提供确定的裕量总数。值得注意的是，12.5Gbps眼图符合LV-OIF-11G-SR规范，该规范建立在11.1 Gbps的速度基础之上，比其他的12.5 Gbps数据速率下的规范要求更严格。
图1 12.5Gbps JESD204B眼图与LV-OIF-11G-SR发送眼图模板
随着数据转换器架构和FPGA不断采用更高级更小型化几何体，系统设计人员面临着新的数据接口挑战。更小工艺几何体支持更高带宽转换器在不断提高的分辨率及速度下运行，其可实现更高的数据吞吐量。而且，它们还可提供更高的串行/解串（串行解串器）速率，以适应在以前较大几何体上无法实现的带宽占用。更小的工艺几何体也可实现将更多的数据转换器集成在单个器件中。这些数据转换器的接口解决方案不仅需要支持高数据速率，而且还必须与复杂FPGA器件兼容，并保证I/O数。
JESD204B接口是一个串行解串器链路规范，允许12.5Gbps的最大数据速率传输。使用高级工艺（例如65nm或更小）的转换器支持该最大数据速率，还可提高电源效率。系统设计人员可充分利用该技术相对于低压差分信号（LVDS）DDR的优点。
几个开放市场FPGA可为串行收发器提供12.5Gbps乃至更高的数据速率，其中包括赛灵思Virtex-7与Kintex-7系列。尽管FPGA具备这种功能有一定时间了，但转换器现在才能达到这种性能。该技术可允许多个转换器的同步，比如常用的转换器内部多个通道同步，能够在单个FPGA器件中实现。
为不同应用提供不同选择
对于数据转换器的高速串行传输，不同的应用有不同的选择。十多年来，数据转换器制造商一直选择LVDS作为主要差分信号技术。尽管有些LVDS应用可使用更高的数据速率，但目前该市场上的转换器厂商可提供的最大LVDS数据速率仍然为0.8至1 Gbps.LVDS技术一直难以满足转换器的带宽要求。LVDS受TIA/EIA 644A规范控制，这是一项LVDS核心制造商的行业标准。该规范可作为设计人员的最佳实践指南，提高不同厂商的LVDS发送器及接收器兼容性。同样，没有完全遵守LVDS规范的设计人员构建的产品将不符合规范，并会因兼容性问题在市场上遇到更大的挑战。
像LVDS一样，JESD204B归属Jedec标准组织，其可针对不同制造商之间的互操作性提供电气及物理需求指导。JESD204B的最大数据速率定义为12.5 Gbps，可实现比实际LVDS吞吐量高出10倍以上的优势。该性能不仅可为数据转换器系统降低I/O需求及封装尺寸，而且还可通过降低静态功耗显着节省系统成本。
JESD204B规范支持AC耦合，可实现与使用不同供电级的不同技术节点的兼容。例如，28nm及更小的FPGA处理节点是典型的前沿制造工艺技术。转换器晶体管节点由于需要自定义模拟设计，一般会落后于业界最佳FPGA几代。相反，LVDS通常采用DC耦合策略，其会提高转换器与更低功耗电源FPGA的连接难度。共模电压的不匹配度越大，静态电流消耗就越高，不会受数据速率影响。为此，JESD204B现已成为高分辨率及高速数据转换器制造商极具诱惑力的差分信号技术。除了电气规范以外，JESD204B还具有针对三种物理层的相关眼图性能要求。性能指标包括定义的眼图和总体抖动预算。光互联网络论坛（OIF）具有成熟的物理层（PHY）规范和眼图标准，JESD204B接口可利用其实现相同的串行数据速率。JESD204B链路可使用OIF低电压11 Gbit短距离规范（LV-OIF-11G-SR）允许的总体抖动最大值，即单位间隔（UI）的30%.图1是12.5 Gbps下原始JESD204B眼图及模板的示图。模板可在水平轴及垂直轴上提供确定的裕量总数。值得注意的是，12.5Gbps眼图符合LV-OIF-11G-SR规范，该规范建立在11.1 Gbps的速度基础之上，比其他的12.5 Gbps数据速率下的规范要求更严格。
图1 12.5Gbps JESD204B眼图与LV-OIF-11G-SR发送眼图模板
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