FPGA并行时序驱动布局算法

　　传统的基于模拟退火的现场可编程门阵列（ FPGA）时序驱动布局算法在时延代价的计算上存在一定误差，已有的时序优化算法能够改善布局质量，但增加了时耗。针对上述问题，提出一种基于事务内存（ TM）的并行FPGA时序布局算法TM—DCP。将退火过程分发至多线程执行，利用TM机制保证共享内存访问的合法性，并将改进的时序优化算法嵌入到事务中并发执行。测试结果表明，与通用布局布线工具相比，8线程下的TM—DCP算法在总线长仅有轻微增加的情况下，关键路径时延平均降低了4.2%，同时获得了1.7倍的加速，且其执行速度随线程数的增加具有较好的可扩展性。