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VHDL设计风格和实现
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2018-03-16
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同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。
异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。 下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。
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