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DDS的VERILOG源代码(VHDL)
消耗积分:10 |
格式:rar |
大小:333 |
2008-11-30
h1654155275.3301
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`timescale 1ns/1ps
module mydds(
DATA, //频率控制字
WE_F, //频率控制字写使能
CLKP, //时钟
CE, //DDS使能
ACLR, //复位
SINE, //正炫信号输出
COSINE //余炫信号输出
);
input [31 : 0] DATA;
input WE_F;
input CLKP;
input CE;
input ACLR;
output [15 : 0] SINE;
output [15 : 0] COSINE;
module mydds(
DATA, //频率控制字
WE_F, //频率控制字写使能
CLKP, //时钟
CE, //DDS使能
ACLR, //复位
SINE, //正炫信号输出
COSINE //余炫信号输出
);
input [31 : 0] DATA;
input WE_F;
input CLKP;
input CE;
input ACLR;
output [15 : 0] SINE;
output [15 : 0] COSINE;
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