资料下载
使用verilog实现多功能数字时钟的设计资料说明
分享资料个
多功能数字钟是采用数字电路实现用数字显示时间的计时装置。主要由振荡器、分频器、计时器、译码显示及扩展电路几部分构成。具有时间显示、校时校分及闹钟设置、整点报时等扩展功能并且具有走时准确、显示直观、稳定等优点深受人们喜爱。
在QuartusⅡ软件平台下，运用verilog硬件描述语言和DE2来实现数字时钟功能。数字时钟包括组合逻辑电路和时序电路，能够正确显示时、分、秒，并有校时、暂停功能，要求在数码管上正确显示。
在完成基本要求的基础上，可进一步增加功能、提高性能，如增加闹铃功能。
2.实验思想
本实验的难点主要在于如何使时钟正确显示，并在数码管上显示，在实验过程中，在输出波形时出现了问题，50MHz太大，波形输出所需时间太长，最后新建了一个文件，将输入时钟脉冲改为1Hz，这样波形输出所需时间就大大减少，顺利完成本实验。
1.设计原理
数字时钟是一个对标准频率（1Hz）进行计数的计数电路。数字时钟分为分频器、时计数器、分计数器、秒计数器，当秒计数器计满60后触发分计数器，分计数器计满60后触发时计数器，当计满24小时后又开始下一轮循环。通过校时电路可对分和时进行校正，通过暂停键实现暂停功能。数字时钟要完成显示需要6个数码管，数码管显示要用到7段数码显示译码器程序来正确显示时间。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
- 相关下载
- 相关文章
