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Verilog的私私细语-整合的概念
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2016-03-31
fly_young
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如果以笔者的脑袋去思考Verilog HDL 语言的“整合概念”就是“减少资源的使用”（最近全世界都搞环保）。在这里“资源”的意思再也不是单单FPGA 的逻辑资源，而是“时钟”和“步骤”。此外“整合”还有字面的意思，就是将代码整合起来，如果以抽象角度来看，意思就是提高内容的解读能力。除此以外“整合”还有把其他语言的好处，以Verilog HDL 语言的特质“整合”起来。
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