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基于ASIC的高速Viterbi译码器设计
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2017-11-11
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针对无线通信系统中对于高频率、高吞吐量的要求，提出了一种基于ASIC的高速Viterbi译码器实现方案。该译码器在约束度小于等于9的情况下，采用全并行结构的加比选模块。性能分析结果表明，在SMIC 40 nm工艺，通过使用Synopsys Design Compiler对RTL代码进行逻辑综合，该译码器在时钟频率为166 MHz情况下，最终得到面积为0.2 mrTi2，功耗为18 mW，吞吐量达到82 Mbps。
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