×

FPGA时序约束实际工程中fix timing问题的解决方法

消耗积分:0 | 格式:rar | 大小:0.26 MB | 2021-01-12

分享资料个

　　xilinx的Vivado工具也一直在更新，到本人记录此文的时候，Vivado已经有2017.3版本了，建议大家使用最新的Vivado工具。

　　继续上一篇博客中提到的约束问题，在修改了timing约束之后，有了false_path，set_multicycle等宽松的命令之后，如果timing还不收敛，那就可以考虑适当增加place约束来达到效果。

　　尝试不同的Place策略，Vivado的P&R过程是可以选择不同策略的，大家最好在vivado 的tcl命令行中，输入place_design -help，可以看本文附图的Log，注意我圈出来的选项，-directive有丰富的选择，如果在你的flow里不做配置，会用Default，可以尝试Explore、ExtraNetDelay_high等策略；

下载并关注上传者 低至0.43元/天 开通VIP 免费下载

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉

评论(0)
发评论

下载排行榜

全部0条评论

快来发表一下你的评论吧 !