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基于硬件的AES算法

消耗积分:5 | 格式:rar | 大小:83 | 2009-04-13

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分析AES算法原理，构建基于FPGA的硬件实现框架，描述数据加解密单元和密钥扩展单元的工作机制和硬件结构，引入核心运算模块复用的设计思想，在不影响系统效率的前提下降低芯片资源的使用率，并对该系统结构进行了芯片级的验证。实验结果表明，在38 MHz工作频率下，该系统的处理速度为405 Mb/s。
关键词：高级加密标准；分组密码；加密
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