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使用千兆位收发器分数PLL的全数字VCXO替代方案
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2023-09-14
卢表镜
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本应用笔记提供了一个设计用于替代外部电压控制的系统晶体振荡器 （VCXO） 电路，利用千兆位收发器中的功能和关联的 PLL。常见的设计要求是将收发器输出的频率或相位锁定到输入源（称为环路、恢复或从时序）。传统上，外部时钟清理器件或VCXO和PLL组件用于为以下收发器，因为基于FPGA逻辑的时钟通常噪声太大。虽然有效，但外部时钟组件的功耗和成本损失是累加的，因为每个单独的时钟通道已生成。当使用多个通道或在低成本系统中时，成本可能是重要。此外，添加许多外部时钟源提供了更多机会板级串扰和干扰。
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