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采用时序约束完成功能等价的FPGA和ASIC
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电子系统设计人员使用FPGA来实现他们的原型开发，利用器件的可编程能力验证硬件和软件。一旦设计准备好进行量产时，设计人员寻找某类ASIC以达到功耗、性能和成本目标，特别是，能够提供硬件平台和工具包的ASIC，支持目前采用了FPGA的设计，可以使用相同的I/O、存储器资源和IP。依据这些标准，设计人员降低了ASIC设计出现功能或者时序错误的风险。本文讨论Altera HardCopy ASIC的发展、体系结构和功能，它作为封装和引脚兼容FPGA匹配器件，非常适合实现设计量产。
HardCopy体系结构的一个重要特性是其功耗低于FPGA原型。由于HardCopy ASIC采用了阵列/直接连线体系结构，有效地降低了逻辑实现所需要的晶体管数量，因此，功耗要远远低于LUT/交换架构。而且，HardCopy ASIC也不需要FPGA重新编程所使用的大量内部配置RAM空间。由于HardCopy ASIC只用于一种功能，基本器件中消耗功率的资源连接至电源分配网络，而未使用的器件资源没有连接到这一网络上。总体上，HardCopy ASIC功耗比对应的FPGA原型低50％。从FPGA原型到HardCopy ASIC实际降低的功耗取决于使用的逻辑和其他资源之比，例如内部存储器和I/O等，这些资源不会降低功耗，所占的比例与FPGA原型相同。
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