基于System Verilog中的随机化激励-电子发烧友网

　　随着电路工艺设计技术的不断发展，集成电路的逻辑设计变得越来越复杂，随之对验证工作提出了更高的要求。由于投片（tip—out）的费用较高，很有必要在投片前对芯片设计进行全面、可信的验证，以尽量减少 “设计——测试——投片——调试——发现 Bug修改设计”这一流程的迭代次数。因此在集成电路芯片的设计中，尤其是复杂逻辑设计中，对测试工作的效率和可靠性提出了更高的要求。在传统的验证方法中，也有将激励随机化的方法，这样可以用较少的测试代码生成较多、较全面的测试激励。这些方法减少了人为因素的干扰，能有效地提高验证的工作效率和可靠性。在 SystemVerilog中，强调在验证中使用可重用的验证 IP，包括如何生成随机化激励。对于如何尽可能地使用已有的验证 IP，以及编写符合标准的可重用验证组件，SystemVerilog提供了一整套的机制，这使得符合规范的随机化激励组件能够很好地在多个设计间复用，这更进一步地提高了验证工作的效率和可靠

System Verilog中的随机化激励

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