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MC Z-dek是一款较为经济的评估版，可用于绝大多数板上系统（system on module，SOM）的开发和验证。本文档内容覆盖了下述的产品。
Z-dek包含1个Xilinx Zynq XC7Z010-1CLG400C或1个Zynq XC7Z020-1CLG400C SP SoC。兆宇科技为用户提供所需的各种温度和速度等级器件。
Zynq包含一个坚固的PS内存接口单元。该内存接口单元包含一个动态内存控制器和一个静态内存接口模块。Z-dek通过这两种先进的接口提供两种不同的可启动的非易失存储资源。
Z-dek包含两个Samsung K4B2G1646Q-BCH9 DDR3内存部件，从而具备了256M×32位接口总共1GB的内存访问控制。DDR3内存通过Zynq AP SoC提供的PS连接到内存控制器上。PS合并了两个DDR控制器，以及相关的PHY芯片存储空间，还包括与他自己专用的一组I/O引脚。DDR3访问速度最高支持1，066MT/s. Z-dek的DDR3接口使用1.5V SSTL兼容输入。在Z-dek开始的设计中，Zynq不支持1.35V信号输出。Samsung K4B2G1646Q-BCH9 DDR3L作为1.35的器件向后兼容1.5V接口。Z-dek发布时，Xilinx限制Zynq-7000 的DDR3接口为1.35V。
Z-dek使用DDR3终端并将其配置为fly-by routing topology，就像推荐的AR55820.此外，该电路板走线长度相匹配，补偿XC7Z010，CLG400内部封装的飞行时间，以满足ZYNQ-7000 AP SoC的PCB设计和引脚规划指南（UG933）中列出的要求。
所有的单端信号传送用40欧姆的线路阻抗。 DCI电阻（VRP/ VRN），以及差分时钟，被设置为80欧姆。 DDR3-CKE0通过40欧姆到VTT在AR51778描述终止。 DDR3-ODT具有相同的40欧姆到VTT终止。在MicroZed设计的时候，有关于DDR3-RESET＃是否应具有40欧姆到VTT或4.7K欧姆至GND，这就是为什么JT6的目的是在得到这两种选择在Xilinx文档中的差异。赛灵思公司自澄清，4.7K欧姆到GND是正确的配置DDR3-RESET＃。见AR55616。
所有的终端信号由每个DDR3芯片在ZQ上都有它自己的240Ω下拉电阻。使用中要注意DDR-VREF与DDR-VTT的不同。
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