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FPGA经常有哪些常见警告应该如何解决
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本文档的主要内容详细介绍的是FPGA经常有哪些常见警告应该如何解决。
1.Found clock-sensitive change during active clock edge at time 《time》 on register“《name》”
原因： vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑vector source file
2.Verilog HDL assignment warning at 《location》： truncated value with size 《number》 to match size of target （《number》
原因： 在HDL设计中对目标的位数进行了设定， 如：reg［4:0］ a; 而默认为32 位， 将位数裁定到 合适的大小
措施： 如果结果正确， 无须加以修正， 如果不想看到这个警告， 可以改变设定的位数
3.All reachable assignments to data_out（10） assign ‘0’， register removed byoptimization
原因： 经过综合器优化后，输出端口已经不起作用了
4.Following 9 pins have nothing， GND， or VCC driving datain port -- changes to thisconnectivity may change fitting results
原因： 第9 脚，空或接地或接上了电源
措施： 有时候定义了输出端口，但输出端直接赋‘ 0’，便会被接地，赋‘ 1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因： 是你作为时钟的PIN 没有约束信息。可以对相应的PIN 做一下设定就行了。主要是指 你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop 的clk 管脚，而此管脚没有时钟约束，因此QuartusII 把“clk ”作为未定义的时钟。
措施： 如果clk 不是时钟，可以加“ not clock ”的约束；如果是，可以在clock setting 当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改：Assignments》Timing analysis ettings.。.》Individual clocks.。.》。..注意在Applies to node 中只用选择时钟引脚一项即可， required fmax 一般比所要求频率高5%即可，无须太紧或太松。
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