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Verilog HDL的基础知识详细概述
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硬件描述语言（ Hardware Description Language）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用Ⅴ Verilog Hdl或ⅥHDL建模的复杂数字逻辑进行仿真然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（ Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后，用于制造ASIC芯片或写入EPLD和FPGA器件中在EDA技术领域中把用HDL语言建立的数字模型称为软核（ Soft core），把用HDL建模和综合后生成的网表称为固核（ Hade core），对这些模块的重复利用缩短了开发时间提高了产品开发率，提高了设计效率随着PC平台上的EDA工具的发展，PC平台上的Ⅴ erilog HDL和ⅤHDL仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单位和高校有一些工作站平台上的EDA工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用 Verilog HDL和VHDL模型（包括可综合和不可综合的）进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL语言将成为电子系统硬件设计人员必须掌握的语言。
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