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基于FPGA的低成本AES IP核的设计与实现
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2010-01-06
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用硬件实现数据加密已成为信息安全的主流方向。本文提出了一种基于FPGA 的低成本的AES IP核的实现方案。该方案轮内部系统资源共用，减少了系统资源的占用。输入密钥与输入数据复用8 位数据总线，减少了硬件的接口数量。采用VHDL 语言编程，利用QUARTUS II 7.0 进行了综合和布线，并进行了板级验证。器件采用CYCLONE II EP2C35F672，占用25 个引脚，实验测试表明在50MHz 时钟频率下可以进行加密解密操作。
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