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DDR(双速率)SDRAM控制器参考设计

消耗积分:5 | 格式:rar | 大小:333 | 2009-05-14

王兰

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Contents of xapp253.zip file

       contains verilog source files
       *top.v* is the source file for DDR SDRAM controller
       *tb_top.v* is the source file for testbench
       *define.v* contains variable definitions
       *mt46v4m16.v* is the simulation model of 64MB DDR SDRAM from Micron

*top.ucf* is the user constraint file to be specified during
        Place and Route. This contains the constraints for 133MHz implementation

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