该ACT109器件包含两个独立的J-K正边缘触发触发触发器。预置(PRE)或清零(CLR)输入的低电平将设置或重置输出,而与其他输入的电平无关。当PRE和CLR是无效的(高),在J和Kin put满足设置时间要求的数据被转移到上的时钟(CLK) 脉冲的正向沿的输出。时钟触发发生在一个电压电平,并且与时钟脉冲的上升时间没有直接关系。
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