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CDC111差分LVPECL时钟驱动器数据表

消耗积分:0 | 格式:pdf | 大小:531.1KB | 2024-08-23

尤立虔

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差分LVPECL时钟驱动器电路将一对差分LVPECL时钟输入(CLKIN，CLKIN)分配给九对差分时钟(Y，Y)输出，时钟分配的偏斜最小。它专门设计用于驱动50-2传输线。当输出使能(OE)为低电平时，9路差分输出以与差分时钟输入相同的频率切换。当OE为高电平时，9个差分输出处于静态(Y输出处于低电平状态，Y输出处于高电平状态)。
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