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使用Verilog HDL语言实现0.01s高分辨力报警器的设计资料说明
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定时器设计
基本要求：
最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。
在完成基本要求的基础上，可进一步增加功能、提高性能。
计时器已有数千年历史，从远古的日晷和漏壶到现在的时钟和秒表，计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。
本设计采用可编程芯片和Verilog HDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性明显提高。
由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。在完成基本要求的基础上，可进一步增加功能、提高性能。
系统需要完成的主要功能是分频、校时、复位、计时、显示，将其分别实现。定时器的核心器件为EP2C35F672C6芯片，显示采用6个7段数码管，采用共阳接法。
系统设计
分频校时模块是对外部来的27MHZ的频率进行转化。半点整点报时模块则是在分钟显示为0的时候，分别亮红LED0。计数器模块则是对时分秒的逻辑定义和计数。显示模块则包括数码管译码和将OUT0到OUT6先显示到数码管上。设计时可将外部的时钟信号clk输入进分频模块，此时系统通过分频将输出控制信号div，以控制秒位。而秒位产生的进位信号ss则能够控制分位。分位的进位信号sm又能控制时位，这样就形成了电子时钟。在计数的同时将分秒每位输出送到译码器。译码器模块可对输入的四位进行译码，在6个七段数码管上显示出来。
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