Verilog设计与验证

消耗积分:5 | 格式:rar | 大小:1444 | 2010-02-09

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Verilog设计与验证://以下是编译指令，定义时间单位和时间精度
`timescale 1ns / 100ps

//以下是module名称, 端口列表
module HelloVlog ( Clock, Reset_n, A_in, B_in, Sel_in, A_xor_out, B_xor_out );

//以下是输入和输出端口声明
input Clock;
input Reset_n;
input [1:0] A_in;
input [1:0] B_in;
input Sel_in;
output A_xor_out;
output B_xor_out;

Verilog

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zhuozhuoqihua 2011-09-30 0 回复举报 赞收起回复

2011-07-13 0 回复举报 看看谢谢收起回复

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