资料下载
级联式PLL时钟抖动滤除技术实现的设计说明
王杰
分享资料个
本文针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动，具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构，配置高性能压控振荡器（VCXO），很好地实现了降噪和时钟抖动滤除的作用。
随着电子信息技术的发展，数据传输在军事航空、无线网络基础构建、测试与测量中发挥了巨大的作用。而时钟作为通信终端、发射与接收定量和同步标准，成为不可或缺的关键部分。信号传输过程中，晶振参考时钟本身具有较低的抖动，但由于 IC、开关电源噪声、数据或时钟线的干扰引起的随机抖动和周期抖动（PJ）对时钟质量及系统性能都有比较大的影响。典型的信号路径设计由信号传感器、模拟信号处理区块、数据转换器、接口及数字处理区块等多个不同环节组成，为了使系统充分发挥性能，路径所采用的主要元件必须符合有关要求。以模拟/数字转换器为例，系统设计工程师希望其信噪比（SNR）须不可低于60dB，因此14位的高频宽、频率要求高达1Gpsp的数据转换器被得以使用。在系统设计和使用的过程中，使用数据信号和参考时钟定位采样是重要环节，高精密时钟发生技术进而成为亟待发展的技术之一。通常情况下，设计所使用的单锁相环 （PLL）式时钟发生器在工作过程中，乘法器会放大时钟抖动，同时引入其自身抖动，无法满足均值抖动指标 Jrms《1ps@（12KHz~20MHz）的要求。为了实现超低噪声精密时钟的发生，笔者对级联式PLL时钟抖动滤除技术做了研究和探讨，并对系统时钟抖动做和具体分析。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
- 相关下载
- 相关文章
