该器件包含两个独立的正边缘触发D型触发器。预置(PRE)或清零(CLR)输入的低电平将设置或重置输出,而与其他输入的电平无关。当PRE和CLR处于非活动状态(高电平)时,满足设置时间要求的数据(D)输入端的数据将在时钟(CLK)脉冲的低电平到高电平转换时转移到输出端。
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
全部0条评论
快来发表一下你的评论吧 !