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具有清除和预设的双D型正边缘触发触发器数据表
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2024-05-24
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该器件包含两个独立的正边缘触发D型触发器。预置 (PRE)或清零(CLR)输入的低电平将设置或重置输出，而与其他输入的电平无关。当PRE和CLR是无效的(高)，数据(D)输入满足设置时间的要求被转移到输出上的时钟 (CLK)脉冲的低到高的过渡。时钟触发发生在一个电压电平，并且与时钟脉冲的上升时间没有直接关系。在保持时间间隔之后，D输入端的数据可以改变而不影响输出端的电平。
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