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具有清晰和预置功能的双正三栅D型触发器SN74AUC74数据表
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2024-05-28
刘强
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预置(PRE)或清零(CLR)输入的低电平将设置或重置输出，而与其他输入的电平无关。当PRE和CLR是无效的(高)，在数据(D)输入满足设置时间要求的数据被转移到上的时钟脉冲的正沿输出。时钟触发发生在一个电压电平，并且与时钟脉冲的上升时间没有直接关系。在保持时间间隔之后，D输入端的数据可以在不影响输出端的电平的情况下改变。为了更好地优化触发器的更高的频率，CLR输入覆盖PRE输入时，他们都是低的。
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