这种并行或串行输入,串行输出寄存器具有门控时钟(CLK,CLKINH)输入和一个覆盖清除(CLR)输入并联或串联模式由移位/负载(SHLD)输入建立。当高时,SHD使串行(SER)的数据输入和夫妇的串行移位与每个时钟(CLK)脉冲8触发器。当低电平时,并行(宽边)数据输入被启用,并在下一个时钟脉冲发生同步加载。在并行加载期间,串行数据流被抑制。
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